Назначение сигналов и контактов микросхем памяти GDDR5.

Назначение сигналов и контактов микросхем памяти GDDR5.

GDDR5 - современный и быстрый тип видеопамяти, радикальное отличие от GDDR4 заключается в раздельном тактировании линий передачи данных и адресов:

- команды передаются в режиме SDR (стандартная тактовая частота) на частоте CK,

- адреса передаются в режиме DDR (Double Data Rate) на частоте CK,

- данные передаются в режиме DDR на частоте WCK (которая в 2 раза выше CK),

т.е. за один такт такая память передает 2 бита адресов и 4 бита данных (см. рис. 1).

Рис. 1.

Также GDDR5 память отличается наличием эффективных средств снижения энергопотребления, и сейчас используется во всех производительных видеокартах AMD и nVidia. Кстати, эти производители указывают разные частоты для памяти - Nvidia указывает частоту WCK, а AMD - частоту CK. GDDR5 — предпоследнее поколение графической памяти стандарта DDR SDRAM. GDDR5 быстрее, чем GDDR3. GDDR3 соответствует типу памяти DDR2, GDDR5 соответствует DDR3. Максимальная эффективная частота GDDR5 выше. GDDR5 энергоэкономичнее, чем GDDR3. Видеокарты с GDDR5 дороже и принадлежат к среднему и высшему сегментам.

Перечень сигналов GDDR5 (см. рис. 2):

CK, /CK (CK_t, CK_c).

CK и /CK - дифференциальные тактовые входы. Входы команд фиксируются по нарастающему фронту CK. Адресные входы фиксируются на переднем фронте CK и переднем фронте /CK.

WCK01, /WCK01, WCK23, /WCK23.

Data Clocks: WCK и /WCK - это дифференциальные импульсы, используемые для данных в операциях WRITE и READ.

WCK01, /WCK01 связаны с DQ0-DQ15, /DBI0, /DBI1, EDC0 и EDC1.

WCK23, /WCK23 связаны с DQ16-DQ31, /DBI2, /DBI3, EDC2 и EDC3.

WCK в два раза больше тактовой частоты CK.

/CKE.

Clock Enable: /CKE low активирует, а /CKE high деактивирует внутренние часы, ввод устройства буферов и драйверов вывода. Взятие /CKE high обеспечивает предварительную зарядку и самодиагностику, операции обновления (все банки неактивны) или активная подача питания (активна строка в любом банке).

/CKE - синхронно для входа и выхода Power-Down и для записи самообновления.

/CKE должно быть поддерживаемым на всех уровнях доступа READ и WRITE.

Входные буферы, исключая CK, /CK, /CKE, WCK01, /WCK01, WCK23, /WCK23, отключены во время Power-Down. Входные буферы, исключающие /CKE, отключены во время самообучения.

Значение /CKE, зафиксированное при включении питания, с /RESET, идущим High, определяет завершение значений адресных и командных входов.

/CS.

Chip Select: /CS low включает, а /CS high отключает командный декодер.

Все команды замаскированы, когда /CS high, но внутреннее выполнение команды продолжается. /CS обеспечивает условия для выбора отдельных устройств на каналах памяти с несколькими устройствами памяти. /CS - считается частью командного кода.

/RAS, /CAS, /WE.

Входы команд: /RAS, /CAS и /WE (вместе с /CS) определяют команду для ввода.

BA0 — BA3.

Входы Bank Address: BA0-BA3 определяют, к какому банку относятся ACTIVE, READ, WRITE или применяется команда PRECHARGE. BA0-BA3 также определяет, в какой регистр режимов доступ с помощью команды MODE REGISTER SET. BA0-BA3 отбирают с нарастающим фронтом CK.

A0 — A12.

Адресные входы: A0 - A12 предоставляют адрес строки для команд ACTIVE. A0-A5 (A6) обеспечивают адрес столбца и A8 определяет функцию автоматической предварительной зарядки для READ и WRITE команд, чтобы выбрать одно местоположение из массива памяти в соответствующем банке.

Значение A8 во время команды PRECHARGE определяет, применяется ли PRECHARGE к одному банку (A8 низкий, банк выбран BA0-BA3) или все банки (A8 высокий).

Входы адреса также обеспечивают op-код во время команды MODE REGISTER SET и бит данных во время LDFF команды. A8-A12 отбирают с увеличением фронта CK и A0-A7 отбирают с помощью переднего фронта /CK.

DQ0 — DQ31 (I/O). Ввод / вывод данных: 32-битная шина данных.

/DBI0 - /DBI3 (I/O). Инверсия шины данных: /DBI0 ассоциируется с DQ0-DQ7, /DBI1 с DQ8-Q15, /DBI2 с DQ16-DQ23 и /DBI3 с DQ24-DQ31.

EDC0 — EDC3 (Вывод).

Код обнаружения ошибок: рассчитанные данные CRC передаются на этих выводах. Кроме того, эти булавки приводят шаблон удержания в режим ожидания и могут использоваться как функция RDQS.

EDC0 ассоциирован с DQ0-DQ7, EDC1 с DQ8-DQ15, EDC2 с DQ16-DQ23 и EDC3 с DQ24-DQ31.

/ABI (вход). Инверсия адресной шины.

ZQ- Сопротивление импеданса: внешний опорный контакт для автоматической калибровки.

/RESET. Сброс: вход CMOS VDDQ. Полный сброс чипа может быть выполнен в любое время путем вытягивания /сброса в низкий уровень. С /RESET низко все ODT отключены.

M F (вход). Функция зеркалирования: вход CMOS VDDQ должен быть привязан к питанию или земле.

SEN (вход). Разрешение сканирования: вход CMOS VDDQ должен быть привязан к земле, когда он не используется.

VREFC. Поставка. Опорное напряжение для командных и адресных входов.

VREFD. Поставка. Опорное напряжение для DQ и / DBI входов.

VDDQ. Поставка. Изолированная мощность для входных и выходных буферов.

VSSQ.Поставка. Изолированное заземление для входных и выходных буферов.

VDD. Поставка. Источник питания.

VSS. Поставка. Земля.

NC. Не подключен.

Рис. 2.

Каждое устройство поддерживает режим x32 и режим раскладушки x16 (режим устанавливается при включении питания).

В режиме x16 шина данных разделяется на две 16-разрядные шины, которые маршрутизируются отдельно для каждого устройства (количество 16-ти разрядных ячеек в микросхеме становится в 2 раза больше чем в режиме x32).

Адресные и командные контакты разделяются между двумя устройствами для сохранения общего количества контактов ввода/вывода на контроллере.

Рис. 3. Напряжение +MVDD на контактах P2 и D13 задают режим x16, а на входах J1 - зеркальную функцию микросхемы GDDR5.