Кольцевая шина (ring bus) по мере роста числа ядер в кристалле CPU стала препятствием на пути увеличения пропускной способности и снижения задержек. Она стала слишком много потреблять, чтобы её можно было масштабировать в сторону увеличения скорости по обмену данными. Поэтому уже в процессорах Skylake-SP разработчики Intel решили применить иную структуру для связи ядер друг с другом - хорошо опробованную в архитектуре Intel Xeon Phi (Knights Landing) ячеистую сеть (рис. 1). Кольцевая шина в максимальной конфигурации представляла собой четыре двунаправленных кольца (по два кольца на кластер из ядер), соединённые двумя двунаправленными коммутаторами с буферами. Дальнейшее наращивания числа ядер, кластеров и коммутаторов значительно увеличивает потребление и задержки при обмене данными между ядрами из разных кластеров. И выход был найден в переходе на ячеистую сеть, в которой каждое ядро поддержано собственным коммутатором и возможностью координатной пересылки данных фактически напрямую любому другому ядру в процессоре. Как уже отмечалось, ранее подобную сеть Intel реализовала в архитектуре процессоров Xeon Phi (Knights Landing и других), так что разработка была тщательно опробована на практике и показала свою эффективность (ведь в составе ускорителей и процессоров Xeon Phi уже могло быть свыше 70 ядер).
Архитектура ячеистой 2D-сети дебютировала в продуктах Intel Knights Landing. Сеть состоит из горизонтальных и вертикальных межсоединений между ядрами, кэшем и контроллерами ввода-вывода. На схеме отсутствуют буферизированные переключатели, которые очень негативно сказываются на задержках. Возможность "ступенчатого" движения данных через ядра позволяет осуществлять гораздо более сложную и предположительно эффективную маршрутизацию. Intel информировала, что 2D-сеть имеет более низкое напряжение и частоту, чем у кольцевой шины, но при этом обеспечивает более высокую пропускную способность и более низкую задержку.
Каждое ядро в новой архитектуре имеет свой коммутатор с буфером и связано с любым другим ядром в составе процессора только через два узла - исходящий и входящий. Это позволяет ячеистой шине работать на относительно небольших частотах и существенно снизить общее потребление интерфейса без ухудшения пропускной способности и увеличения задержек. К тому же подобная структура коммуникаций очень хорошо масштабируется, позволяя Intel в будущем наращивать число ядер на кристалле без заметного увеличения энергетических затрат на внутреннюю транспортировку данных. Разъяснение сути новой внутренней шины, а также появление изображения 18-ядерного процессора с новым дизайном, позволило также убедиться, что новые процессоры действительно несут интегрированный 6-канальный контроллер памяти, который теперь разнесён по краям сбоку на кристалле чуть выше середины (рис. 1).
Процессоры Skylake-SP и Skylake-X используют топологию сетки (mesh) для связи ядер. Кэш L3, контролеры памяти и ввода/вывода тоже интегрируются в сетку. В результате можно легко наращивать число ядер процессора, сочетая высокую пропускную способность и низкие задержки. Эта технология не новая, поскольку она уже использовалась в вычислительных ускорителях Xeon Phi. При переходе на топологию сетки Intel пришлось изменить расположение контроллеров памяти. Раньше они располагались ниже ядер, теперь вынесены в правую и левую часть. Все это обеспечивает более эффективную работу с памятью. В теории новая топология обеспечивает большую пропускную способность по сравнению с кольцевой шиной, а также меньшие задержки, что должно увеличить производительность. Ещё в 2017 году компания Intel показала изображение 28-ядерного кристалла процессора Skylake-SP. Тогда все обратили внимание, что расположение ядер и интерфейсов претерпели значительные изменения. Как выяснилось, в дальнейшем Intel уже отказалась для процессоров Skylake в версиях Xeon (и настольных решений высшей производительности) от внутрипроцессорной кольцевой шины.
Рис. 1. Структура ячеистой сети в кристаллахCPU Intel
Версия сайта для слабовидящих