Когда в качестве носителя BIOS начали использовать микросхемы Flash ROM, допускающие перезапись содержимого без физического вмешательства в компьютер, то появилась возможность оперативной перезаписи (обновления) BIOS, и это привело к риску его случайного или преднамеренного искажения. Поэтому появились и новые методы защиты BIOS от несанкционированного искажения. Появились и новые типы микросхем Flash ROM и интерфейсы для их подключения.
FlashROM LPC. Время идет, и на системных платах начали появляться новые типы микросхем Flash ROM и новые интерфейсы для их подключения. Это сопровождается появлением новых методов защиты BIOS от несанкционированного искажения, и, конечно, новых уязвимостей. Традиционно для подключения микросхем Flash ROM содержащих BIOS (ПЗУ BIOS) использовался интерфейс LPC (Low Pin Count - малое число выводов), но сегодня ему на смену пришел интерфейс SPI (Serial Peripheral Interface). Типичным примером платформы, использующей интерфейс LPC является микросхема ПЗУ BIOS SST 49LF004A (рис. 1).
Рис. 1. Микросхема ПЗУ BIOS (SST 49LF004A)
Рис. 2. Микросхема Flash ROM SST 49LF003A
На рис. 2 приведена функциональная блок-схема микросхемы Flash ROM SST 49LF003A, а на рис. 3 - варианты исполнения корпуса микросхемы и назначение ее контактов. Использование шины LPC позволило резко сократить количество линий связи «южного моста» с контроллерами которые обычно интегрированы в одном сверхбольшом чипе Super I/O (SIO), с чипом мониторинга оборудования и микросхемой ПЗУ BIOS. Адреса и данные шины LPC преобразуются в формат, принятый для 32-хбитной шины PCI. Электрический интерфейс для сигналов LAD[3:0], LFRAME#, LDRQ# и SERIRQ соответствует спецификации PCI 2.1 для питания 3,3 В. Остальные сигналы, в зависимости от системной платы, могут быть с уровнями как 5 В, так и 3,3 В. Все устройства шины LPC известны системной BIOS. Для обращения к устройствам LPC Host должен декодировать их адреса и направлять обращения по ним на контроллер LPC.
Рис. 3. Варианты исполнения и контакты ПЗУ BIOS SST 49LF003A
Интерфейс LPC использует всего 7 обязательных сигналов (табл. 1) и 6 дополнительных. Интерфейс обеспечивает циклы чтения-записи памяти и ввода-вывода, DMA и прямое управление шиной (BusMaster). Устройства могут вырабатывать запросы на прерывания. Интерфейс LPC имеет 32-битную адресацию памяти, что обеспечивает доступ к 4 Гбайт памяти. 16-битная адресация портов обеспечивает доступ ко всему пространству 64К портов. Интерфейс синхронизирован с шиной PCI, но устройства могут вводить произвольное число тактов ожидания. Интерфейс программно прозрачен и не требует каких-либо драйверов.
Таблица 1. Назначение основных линий шины LPC
Хост-контроллер (Host) интерфейса LPC является мостом между шиной PCI и LPC. Мост LPC обеспечивает поддержку DMA, выполняет функции контроллеров прерываний, (прерывания соответствуют протоколу последовательных прерываний - SERIRQ), таймера, управление электропитанием, управление системой, GPIO, USB,IDE и др..
По пропускной способности интерфейс практически мало уступает шине PCI. При наличии буферов FIFO наибольший эффект дает использование интерфейса в режиме DMA. В этом случае главным потребителем будет LPT-порт - при скорости передачи данных 2 Мбайт/с он займет 47 % полосы пропускания интерфейса.
Линии LAD [3- 0] используются для передачи кодов начала, останова, адреса, сигналов управления, типа передачи (память, I/O, DMA), направления передачи (чтение/запись), состояния ожидания, передаются данные, номер канала DMA и др. (в каждом такте шины передается четырехбитное слово). На рис. 4 показана временная диаграмма типичного цикла обмена на шине LPC.
Активный сигнал LFRAME# сообщает устройствам, что на шине начата новая операция обмена, и они должны с линии LAD[3-0] принять «стартовую посылку» (поле Start) и дешифрировать управляющую информацию инициируемого нового цикла обмена. Сигнал LRESET# формируется по сигналу RST шины PCI. Сигналы LCLК соответствуют тактовым импульсам CLK 33 МГц шины PCI.
Рис. 4.
Версия сайта для слабовидящих